Háromdimenziós integrált áramkör - Three-dimensional integrated circuit

A három-dimenziós integrált áramköri ( 3D IC ) egy MOS (fém-oxid félvezető) integrált áramkör (IC) által gyártott anyagmozgató szilíciumlapkák vagy meghal , és ezeket összekapcsoló függőlegesen alkalmazásával, például, a szilícium vias (TSVs) vagy Cu- Cu csatlakozók, így egyetlen eszközként viselkednek, hogy csökkentett teljesítmény és kisebb helyigény mellett nagyobb teljesítményt érjenek el, mint a hagyományos kétdimenziós folyamatok. A 3D IC egyike azoknak a 3D integrációs rendszereknek, amelyek a z-irányt használják ki a mikroelektronika és a nanoelektronika elektromos teljesítményének javítására .

A 3D integrált áramkörök az összeköttetési hierarchia szintje szerint osztályozhatók globális ( csomag ), köztes (kötéspad) és helyi ( tranzisztor ) szinten. Általánosságban elmondható, hogy a 3D integráció egy széles kifejezés, amely magában foglal olyan technológiákat, mint a 3D ostya szintű csomagolás (3DWLP); 2.5D és 3D interposer-alapú integráció; 3D halmozott IC-k (3D-SIC); monolitikus 3D IC -k; 3D heterogén integráció; és 3D rendszerek integrációja.

Nemzetközi szervezetek, például a Jisso Technology Roadmap Committee (JIC) és a International Technology Roadmap for Semiconductors (ITRS) dolgoztak a különböző 3D integrációs technológiák osztályozásán, hogy elősegítsék a 3D integráció szabványainak és ütemterveinek kialakítását. A 2010 -es évektől kezdve a 3D IC -ket széles körben használják a NAND flash memóriában és a mobil eszközökben .

Típusok

3D IC -k és 3D csomagolás

A 3D csomagolás olyan 3D integrációs sémákra utal, amelyek hagyományos összekapcsolási módszerekre támaszkodnak, mint például huzalkötés és flip chip a függőleges kötegek eléréséhez. A 3D csomagolást tovább lehet terjeszteni a 3D rendszerbe csomagban (3D SiP) és 3D ostya szintű csomagban (3D WLP), egymásra helyezett memória -szerszámot drótkötésekkel összekötve, és a csomagoláson (PoP) konfigurációkat, amelyek drótkötésekkel vagy flip chipekkel vannak összekapcsolva olyan 3D SiP -k, amelyek egy ideje a mainstream gyártásban vannak, és jól kiépített infrastruktúrával rendelkeznek. A PoP -t különböző technológiák, például 3D WLP függőleges integrálására használják, például ostya szintű folyamatokat, például újraelosztási rétegeket (RDL) és ostyák ütközési folyamatait, hogy összekapcsolják őket.

A 2.5D interposer egy 3D WLP is, amely a szilikon, üveg vagy szerves közbeiktató szerszámot oldalirányban köti össze TSV-k és RDL segítségével. A 3D csomagolás minden típusában a csomagban lévő chipek chipen kívüli jelzéssel kommunikálnak, mintha külön csomagokba lennének szerelve egy normál áramköri lapra.

A 3D IC-k feloszthatók 3D halmozott IC-kre (3D SIC), amelyek az IC-chipek TSV összekapcsolásokat használó egymásra rakására és monolitikus 3D IC-kre vonatkoznak, amelyek mesterséges folyamatokat alkalmazva valósítják meg a 3D összeköttetéseket a chipen lévő vezetékek hierarchiájának helyi szintjén Az ITRS ezt követően közvetlen függőleges összeköttetéseket eredményez az eszközrétegek között. A monolitikus megközelítés első példái a Samsung 3D V-NAND eszközeiben láthatók .

A 2010 -es évektől kezdve a 3D IC csomagokat széles körben használják a mobil eszközök NAND flash memóriájában .

Egy mester meghal, három rabszolga pedig meghal

3D SiC -k

A digitális elektronika piaca nagyobb sűrűségű félvezető memóriachipet igényel a nemrég megjelent CPU -összetevők kiszolgálására, és a többszörös szerszámos halmozási technikát javasolták megoldásként erre a problémára. A JEDEC közzétette, hogy a közelgő DRAM technológia magában foglalja a "3D SiC" halmozási tervet a "Server Memory Forum" -on, 2011. november 1-2., Santa Clara, CA. 2014 augusztusában a Samsung Electronics megkezdte a 64  GB-os SDRAM modulok gyártását a kiszolgálók számára, amelyek a megjelenő DDR4 (double-data rate 4) memórián alapulnak 3D TSV csomagtechnológiával. A 3D halmozott DRAM új javasolt szabványai közé tartozik a széles I/O, a széles I/O 2, a hibrid memóriakocka , a nagy sávszélességű memória .

Monolitikus 3D IC -k

Monolit 3D IC épülnek rétegek egyetlen félvezető lapka , amely aztán kockára 3D IC. Csak egy szubsztrátum van, ezért nincs szükség igazításra, hígításra, ragasztásra vagy szilícium átfúvásra . A folyamat hőmérsékletének korlátait úgy oldják meg, hogy a tranzisztorgyártást két fázisra osztják. Magas hőmérsékletű fázis, amelyet a rétegátvitel előtt végeznek, majd ezt követően rétegátvitel történik ionvágással , más néven rétegtranszferrel, amelyet az elmúlt két évtizedben Silicon on Insulator (SOI) lapkák előállítására használtak . Több vékony (10–100 nanométeres skála), gyakorlatilag hibamentes szilíciumréteg hozható létre alacsony hőmérsékletű (<400 ℃) kötési és hasítási technikák alkalmazásával, és elhelyezhető az aktív tranzisztoros áramkörön. Ezt követően végezze el a tranzisztorok véglegesítését etch és leválasztási eljárások segítségével. Ez a monolit 3D IC technológia már kutatják a Stanford Egyetem alatt DARPA által szponzorált támogatási.

A CEA-Leti monolitikus 3D IC-megközelítéseket is fejleszt, amelyeket szekvenciális 3D IC-nek hívnak. 2014-ben a francia kutatóintézet bemutatta CoolCube ™ -ját, egy alacsony hőmérsékletű folyamatáramot, amely valódi utat biztosít a 3DVLSI felé. A Stanford Egyetemen a kutatók monolitikus 3D-s IC-ket terveznek szén nanocső (CNT) szerkezetek és szilícium felhasználásával, ostyaskálájú, alacsony hőmérsékletű CNT átviteli eljárásokkal, amelyek 120 ℃ -on végezhetők.

Általánosságban elmondható, hogy a monolitikus 3D IC -k még mindig fejlődő technológia, és a legtöbben úgy vélik, hogy több évre vannak a gyártástól.

Gyártási technológiák 3D SiC -khez

Számos módszer létezik a 3D IC tervezésére, beleértve az átkristályosítást és az ostya ragasztását. Az ostyakötésnek két fő típusa van, a Cu-Cu csatlakozások (réz-réz kapcsolatok a halmozott IC-k között, amelyeket TSV - kben használnak) és az átmenő szilícium via (TSV). 2014 -től számos olyan memóriatermék került forgalomba, mint a nagy sávszélességű memória (HBM) és a hibrid memóriakocka , amelyek a 3D IC -t TSV -kkel valósítják meg. Számos kulcsfontosságú halmozási megközelítést hajtanak végre és tárnak fel. Ezek közé tartozik a kockahalás, a szeletelés és az ostya.

Die-to-Die
Az elektronikus alkatrészek több szerszámra épülnek, amelyeket ezután igazítanak és kötnek. A hígítás és a TSV létrehozása történhet a kötés előtt vagy után. A die-to-die egyik előnye, hogy minden egyes kockát először ki lehet próbálni, így egy rossz kocka nem teszi tönkre az egész köteget. Ezenkívül a 3D -s IC minden egyes kockáját előzetesen össze lehet binálni, így összekeverhetők és összehangolhatók az energiafogyasztás és a teljesítmény optimalizálása érdekében (pl. Több kocka illesztése a kis teljesítményű folyamat sarkából egy mobil alkalmazáshoz).
Halálos ostya
Az elektronikus alkatrészek két félvezető lapkára épülnek. Egy ostyát kockára vágunk; az egyesített kockák egy vonalba kerülnek és a második ostya szerszámrészeihez vannak kötve. Akárcsak az ostya-ostya módszernél, a hígítást és a TSV létrehozását vagy a kötés előtt vagy után végezzük. A kockák felkockázása előtt további kockákat lehet hozzáadni a veremhez.
Ostya-ostya
Az elektronikus alkatrészek két vagy több félvezető lapkára épülnek , amelyeket ezután 3D IC -kbe igazítanak, ragasztanak és kockára vágnak. Minden ostya a kötés előtt vagy után hígítható. A függőleges csatlakozásokat vagy az ostyákba építik a ragasztás előtt, vagy pedig a kötegben hozzák létre a ragasztás után. Ezek az " átmenő szilícium zárók" (TSV-k) áthaladnak a szilícium szubsztrátum (ok) on az aktív rétegek között és/vagy egy aktív réteg és egy külső kötőpárna között. Az ostya-ostya kötés csökkentheti a hozamot, mivel ha a 3D IC bármelyik N chipje hibás, akkor a teljes 3D IC hibás lesz. Ezenkívül az ostyáknak azonos méretűeknek kell lenniük, de sok egzotikus anyagot (pl. III-V-t) a CMOS logika vagy a DRAM- nál jóval kisebb ostyákon gyártanak (jellemzően 300 mm), ami bonyolítja a heterogén integrációt.

Előnyök

Míg a hagyományos CMOS skálázási folyamatok javítják a jel terjedési sebességét, a jelenlegi gyártási és chiptervezési technológiákból származó skálázás egyre nehezebb és költséges, részben a teljesítmény-sűrűség korlátai miatt, részben pedig azért, mert az összekapcsolások nem gyorsulnak fel, míg a tranzisztorok. A 3D IC -k úgy oldják meg a méretezési kihívást, hogy a 2D -s szerszámokat egymásra rakják és összekapcsolják a harmadik dimenzióban. Ez a sík elrendezéshez képest gyorsabb kommunikációt ígér a réteges chipek között. A 3D IC -k számos jelentős előnnyel kecsegtetnek, többek között:

Lábnyom
Több funkció elfér egy kis helyen. Ez kiterjeszti Moore törvényét, és lehetővé teszi az apró, de nagy teljesítményű eszközök új generációját.
Költség
Ha egy nagy forgácsot több kisebb szerszámra oszt fel 3D halmozással, javíthatja a hozamot és csökkentheti a gyártási költségeket, ha az egyes szerszámokat külön tesztelik.
Heterogén integráció
Az áramköri rétegek különböző eljárásokkal, vagy akár különböző típusú ostyákra is felépíthetők. Ez azt jelenti, hogy az alkatrészek sokkal nagyobb mértékben optimalizálhatók, mintha egyetlen ostyára építenék őket össze. Ezenkívül az inkompatibilis gyártású alkatrészeket egyetlen 3D IC -ben lehet kombinálni.
Rövidebb összeköttetés
Csökken az átlagos huzalhossz. A kutatók által közölt általános adatok 10-15%körüli nagyságrendűek, de ez a csökkenés többnyire a hosszabb összekapcsolásra vonatkozik, ami nagyobb mértékben befolyásolhatja az áramkör késleltetését. Tekintettel arra, hogy a 3D vezetékek kapacitása jóval nagyobb, mint a hagyományos, szerszámba helyezett vezetékeké, az áramkör késleltetése javulhat vagy nem.
Erő
Ha a jelet a chipen tartja, az energiafogyasztását 10–100-szorosára csökkentheti . A rövidebb vezetékek csökkentik az áramfogyasztást is, mivel kevesebb parazita kapacitást termelnek . Az energiaköltségvetés csökkentése kevesebb hőtermelést, hosszabb akkumulátor -élettartamot és alacsonyabb üzemeltetési költségeket eredményez.
Tervezés
A függőleges méret magasabb rendű csatlakozást tesz lehetővé, és új tervezési lehetőségeket kínál.
Áramkör biztonság
A 3D integráció a homály révén biztonságot nyújthat ; a halmozott szerkezet megnehezíti az áramkör megfordítására irányuló kísérleteket . Az érzékeny áramkörök feloszthatók a rétegek között oly módon, hogy elfedjék az egyes rétegek működését. Ezenkívül a 3D integráció lehetővé teszi a dedikált, rendszermonitor -jellegű funkciók külön rétegekben történő integrálását . A cél itt az, hogy valamilyen hardver tűzfalat hozzunk létre a futás közben figyelni kívánt árucikk-összetevők/chipek számára, és igyekszünk megvédeni az egész elektronikus rendszert a futásidejű támadásoktól, valamint a rosszindulatú hardvermódosításoktól.
Sávszélesség
A 3D integráció nagyszámú függőleges réteget tesz lehetővé a rétegek között. Ez lehetővé teszi széles sávszélességű buszok építését a különböző rétegek funkcionális blokkjai között. Tipikus példa a processzor+memória 3D verem, a gyorsítótár a processzor tetején. Ez az elrendezés lehetővé teszi, hogy a gyorsítótár és a processzor között a szokásos 128 vagy 256 bitnél jóval szélesebb busz legyen. A széles buszok viszont enyhítik a memóriafal problémáját.

Kihívások

Mivel ez a technológia új, új kihívásokat rejt magában, többek között:

Költség
Míg a költség előnyös a méretezéshez képest, azt is kihívásként azonosították a 3D IC -k kereskedelmi forgalomba hozatalában a mainstream fogyasztói alkalmazásokban. Ennek érdekében azonban dolgoznak. Bár a 3D technológia új és meglehetősen összetett, a gyártási folyamat költségei meglepően egyszerűek, ha az egész folyamatot felépítő tevékenységekre bontjuk. Az alapon fekvő tevékenységek kombinációjának elemzésével azonosíthatók a költségtényezők. Miután azonosították a költséghajtókat, kevésbé bonyolult erőfeszítéssé válik annak megállapítása, hogy a költségek nagy része honnan származik, és ami még fontosabb, hol van lehetőség a költségek csökkentésére.
Hozam
Minden további gyártási lépés növeli a hibák kockázatát. Annak érdekében, hogy a 3D IC -k kereskedelmi szempontból életképesek legyenek, a hibákat ki lehet javítani vagy tolerálni, vagy javítani lehet a hibasűrűséget.
Hőség
A veremben felhalmozódó hőt el kell távolítani. Ez elkerülhetetlen kérdés, mivel az elektromos közelség korrelál a termikus közelséggel. Az egyes hőforrásokat alaposabban kell kezelni.
A tervezés összetettsége
A 3D integráció teljes kihasználása kifinomult tervezési technikákat és új CAD eszközöket igényel .
TSV által bevezetett rezsi
A TSV -k nagyok a kapukhoz és az ütközési alaprajzokhoz képest. A 45 nm -es technológiai csomóponton a 10μm x 10μm TSV területlábnyoma összehasonlítható a körülbelül 50 kapuval. Ezenkívül a gyárthatóság megköveteli a leszállópadokat és a védőzónákat, amelyek tovább növelik a TSV területterületet. A technológiai választásoktól függően a TSV -k blokkolják az elrendezési erőforrások bizonyos részhalmazát. A Via-first TSV-ket a fémezés előtt gyártják, így elfoglalják a készülékréteget, és akadályokba ütköznek. A Via-last TSV-ket fémezés után gyártják, és áthaladnak a chipen. Így mind a készüléket, mind a fémrétegeket elfoglalják, ami elhelyezési és útvonaltervező akadályokat eredményez. Míg a TSV -k használatától általában várhatóan csökken a huzalhossz, ez a TSV -k számától és jellemzőitől függ. Ezenkívül a szerszámok közötti partíciók szemcséssége befolyásolja a huzal hosszát. Jellemzően csökken a mérsékelt (20-100 modulos blokkok) és a durva (tömbszintű particionálás) szemcsézettség esetén, de nő a finom (kapu szintű particionálás) szemcsézettségnél.
Tesztelés
A magas összhozam eléréséhez és a költségek csökkentéséhez elengedhetetlen a független szerszámok külön tesztelése. A 3D IC -k szomszédos aktív rétegei közötti szoros integráció azonban jelentős összekapcsolást von maga után ugyanazon áramköri modul különböző szakaszai között, amelyeket különböző szerszámokra osztottak fel. Az előírt TSV -k által bevezetett hatalmas többlet mellett az ilyen modulok részei, például egy szorzó, nem tesztelhetők hagyományos módszerekkel. Ez különösen vonatkozik a 3D-ben leírt időzítés szempontjából kritikus útvonalakra.
A szabványok hiánya
Kevés szabvány létezik a TSV-alapú 3D-s IC-tervezésre, gyártásra és csomagolásra, bár ezzel a problémával foglalkoznak. Ezenkívül számos integrációs lehetőséget vizsgálnak, például a via-last, a first-first, a via-middle; közbeiktatók vagy közvetlen kötés; stb.
Heterogén integrációs ellátási lánc
A heterogén módon integrált rendszerekben az egyik alkatrész késleltetése a különböző alkatrészek beszállítóitól késlelteti a teljes termék szállítását, és így késlelteti a 3D IC alkatrész -beszállítók bevételét.
Világosan meghatározott tulajdonjog hiánya
Nem világos, hogy kié legyen a 3D IC integráció és csomagolás/összeszerelés. Lehet, hogy szerelőházak, mint például az ASE vagy a termék -OEM -ek .

Tervezési stílusok

A partíciós szemcsésségtől függően különböző tervezési stílusok különböztethetők meg. A kapu szintű integráció számos kihívással szembesül, és jelenleg kevésbé praktikusnak tűnik, mint a blokkszintű integráció.

Kapu szintű integráció
Ez a stílus a standard cellákat több szerszám között osztja szét. A vezetékhossz csökkentését és nagy rugalmasságot ígér. A huzalhossz csökkentése azonban aláásható, kivéve, ha bizonyos minimális méretű modulokat megőriznek. Másrészt káros hatásai közé tartozik az összekapcsolásokhoz szükséges TSV -k hatalmas száma. Ez a tervezési stílus 3D hely- és útvonal- eszközöket igényel , amelyek még nem állnak rendelkezésre. Ezenkívül a tervezőblokk több szerszámra történő felosztása azt jelenti, hogy nem lehet teljesen tesztelni a szerszámhalmozás előtt. Szerszámhalmozás (kötés utáni tesztelés) után egyetlen sikertelen kocka több jó matricát használhatatlanná tehet, és alááshatja a hozamot. Ez a stílus felerősíti a folyamatváltozás hatását is , különösen a szerszámok közötti variációt. Valójában a 3D -s elrendezés rosszabbul hozhat, mint a 2D -ben leírt áramkör, ellentétben a 3D IC integráció eredeti ígéretével. Ezenkívül ez a tervezési stílus megköveteli a rendelkezésre álló szellemi tulajdon újratervezését, mivel a meglévő IP -blokkok és az EDA -eszközök nem biztosítanak 3D -s integrációt.
Blokkszintű integráció
Ez a stílus a tervezési blokkokat különálló szerszámokhoz rendeli. A tervezőblokkok a netlisták összeköttetésének nagy részét magukban foglalják, és néhány globális összeköttetés kapcsolódik hozzájuk. Ezért a blokkszintű integráció a TSV rezsi csökkentését ígéri. A kifinomult 3D rendszerek, amelyek heterogén szerszámokat kombinálnak, különböző gyártási folyamatokat igényelnek a különböző technológiai csomópontokban a gyors és kis teljesítményű véletlenszerű logika, számos memória típus, analóg és RF áramkör stb. Érdekében. A blokkszintű integráció, amely lehetővé teszi a különálló és optimalizált gyártási folyamatokat, döntő fontosságúnak tűnik 3D integrációhoz. Ezenkívül ez a stílus megkönnyítheti az átmenetet a jelenlegi 2D tervezésről a 3D IC tervezésre. Alapvetően a 3D-érzékeny eszközökre csak a partícionáláshoz és a termikus elemzéshez van szükség. Külön szerszámokat terveznek (adaptált) 2D eszközök és 2D blokkok használatával. Ennek oka a megbízható IP -blokkok széles körű rendelkezésre állása. Kényelmesebb a rendelkezésre álló 2D IP -blokkok használata, és a kötelező TSV -k elhelyezése a blokkok közötti üres térben az IP -blokkok újratervezése és a TSV -k beágyazása helyett. A tesztelésre tervezett tervek az IP-blokkok kulcsfontosságú elemei, ezért felhasználhatók a 3D-s IC-k tesztelésének megkönnyítésére. Ezenkívül a kritikus utak többnyire 2D blokkokba ágyazhatók, ami korlátozza a TSV és a szerszámok közötti eltérések hatását a gyártási hozamra. Végül a modern chiptervezés gyakran az utolsó pillanatban szükséges műszaki változtatásokat igényel . A költségek korlátozásához elengedhetetlen, hogy az ilyen változtatások hatását egyetlen szerszámra korlátozzák.

Történelem

Néhány évvel azután, hogy a MOS integrált áramkör (MOS IC) chipet először Mohamed Atalla javasolta a Bell Labs- ban 1960-ban, a háromdimenziós MOS integrált áramkör koncepcióját Robert W. Haisty, Rowland E. Johnson és a Texas Instruments kutatói javasolták. Edward W. Mehal 1964-ben. 1969-ben a háromdimenziós MOS integrált áramkörű memóriachip koncepcióját javasolták a NEC kutatói, Katsuhiro Onoda, Ryo Igarashi, Toshio Wada, Sho Nakanuma és Toru Tsujide.

Demonstrációk (1983–2012)

Japán (1983–2005)

A 3D IC -ket először az 1980 -as évek Japánjában mutatták be sikeresen , ahol a 3D IC -k kutatását és fejlesztését (K + F) 1981 -ben kezdeményezték a "Háromdimenziós áramköri elemek K + F projektjével" a Kutatási és Fejlesztési Egyesület a jövőbeli (új) elektronikai eszközökért. Kezdetben a 3D IC tervezés két formáját vizsgálták, az átkristályosítást és az ostyaragasztást , a legkorábbi sikeres demonstrációkkal, amelyek átkristályosítást alkalmaztak. 1983 októberében a Fujitsu kutatócsoportja, beleértve S. Kawamurát, Nobuo Sasakit és T. Iwai -t , lézersugaras átkristályosítással sikeresen elkészített egy háromdimenziós komplementer fém-oxid-félvezető (CMOS) integrált áramkört. Ez egy olyan szerkezetből állt, amelyben az egyik típusú tranzisztor közvetlenül az ellenkező típusú tranzisztor felett készül, külön kapukkal és szigetelővel. Kétrétegű szilícium-nitrid és foszfoszilikát üveg (PSG) fóliát használtak közbenső szigetelő rétegként a felső és alsó eszközök között. Ez adta az alapot egy többrétegű 3D eszköz megvalósításához, amely függőlegesen egymásra rakott tranzisztorokból áll, külön kapukkal és szigetelő réteggel. 1983 decemberében ugyanez a Fujitsu kutatócsoport 3D integrált áramkört készített szilícium-szigetelő (SOI) CMOS struktúrával. A következő évben egy 3D kapu tömböt készítettek függőlegesen egymásra rakott kettős SOI/CMOS struktúrával, nyaláb-átkristályosítással.

1986 -ban a Mitsubishi Electric kutatói, Yoichi Akasaka és Tadashi Nishimura ismertették a 3D IC -k alapfogalmait és javasolt technológiáit. A következő évben egy Mitsubishi kutatócsoport, beleértve a Nishimurát, az Akasakát és az Osaka Egyetem végzősét, Yasuo Inoue-t , egy 3D-s IC-n készített egy képjel-processzort (ISP), egy sor fényérzékelővel , CMOS A-D-konverterrel , aritmetikai logikai egységekkel (ALU) ) és háromrétegű szerkezetben elrendezett műszakregiszterek . 1989-ben a NEC kutatócsoportja Yoshihiro Hayashi vezetésével négyrétegű 3D-s IC-t készített lézersugár-kristályosítással. 1990-ben egy Matsushita kutatócsoport, köztük K. Yamazaki, Y. Itoh és A. Wada, párhuzamos képjel-processzort készített négyrétegű 3D-s IC-n, SOI ( szilícium-szigetelő ) rétegekkel, lézeres átkristályosítással, és négy réteg, amely optikai érzékelőből , szintérzékelőből, memóriából és ALU -ból áll .

A 3D IC tervezés leggyakoribb formája az ostya ragasztása. Az ostyaragasztást eredetileg "kumulatív kötésű IC" -nek (CUBIC) nevezték, amelyet 1981 -ben kezdtek fejleszteni a "Háromdimenziós áramköri elemek K + F projektjével" Japánban, és 1990 -ben fejezte be Yoshihiro Hayashi NEC kutatócsoportja, aki olyan módszert mutatott be, ahol több vékony -film eszközöket halmozottan kötnek össze, ami nagyszámú eszközréteget tesz lehetővé. Javasolták, hogy külön eszközöket készítsenek külön ostyákba, csökkentsék az ostyák vastagságát, biztosítsanak elülső és hátsó vezetékeket, és kössék össze a vékonyított szerszámot . CUBIC technológiát használtak két aktív rétegű eszköz gyártására és tesztelésére, tetőtől talpig, ömlesztett Si NMOS FET alsó réteggel és vékonyított NMOS FET felső réteggel, és olyan CUBIC technológiát javasoltak, amely több IC-t képes előállítani mint három aktív réteg.

Az első 3D IC halmozott chipek gyártott egy átmenő szilícium keresztül (TSV) folyamat találták 1980-as években Japánban. A Hitachi 1983 -ban nyújtott be japán szabadalmat, majd 1984 -ben a Fujitsu. 1986 -ban a Fujitsu által benyújtott japán szabadalom egy TSV -t használó halmozott chipszerkezetet írt le. 1989-ben Mitsumasa Koyonagi, a Tohoku Egyetem úttörője volt az ostya-ostya kötés technikája TSV-vel, amellyel 1989-ben 3D LSI chipet készített. 1999-ben Japánban megkezdődött a Szuper-fejlett elektronikai technológiák szövetsége (ASET). a 3D -s IC -chipek fejlesztésének finanszírozása TSV technológiát alkalmazva, az úgynevezett "R&D on High Density Electronic System Integration Technology" projekt. Az "through-silicon via" (TSV) kifejezést a Tru-Si Technologies kutatói, Sergey Savastiouk, O. Siniaguine és E. Korczynski alkották meg, akik 2000-ben javasoltak egy TSV módszert a 3D ostya szintű csomagolás (WLP) megoldására.

A Tohoku Egyetem Koyanagi Csoportja, Mitsumasa Koyanagi vezetésével TSV technológiával 2000 -ben háromrétegű memóriachipet , 2001-ben háromrétegű mesterséges retina chipet , 2002 -ben háromrétegű mikroprocesszort és tízrétegű memóriát gyártott. Ugyanebben az évben a Stanford Egyetem kutatócsoportja, amely Kaustav Banerjee, Shukri J. Souri, Pawan Kapur és Krishna C. Saraswat tagja volt, bemutatott egy új 3D -s chiptervet, amely a függőleges dimenziót használja fel az összekapcsolással kapcsolatos problémák enyhítésére és a heterogén a technológiák integrálása a rendszer-a-chipen (SoC) tervezés megvalósításához.

2001 -ben egy Toshiba kutatócsoport, köztük T. Imoto, M. Matsui és C. Takubo kifejlesztett egy "System Block Module" ostya kötési eljárást 3D IC csomagok gyártásához.

Európa (1988–2005)

Fraunhofer és Siemens 1987-ben kezdtek kutatni a 3D IC integrációjával kapcsolatban. 1988-ban a poli-szilícium újrakristályosításán alapuló 3D CMOS IC eszközöket gyártottak. 1997-ben az inter-chip via (ICV) módszert egy Fraunhofer – Siemens kutatócsoport dolgozta ki, köztük Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger és Armin Klumpp. Ez volt az első ipari 3D -s IC -folyamat, amely Siemens CMOS gyűrűkre épült. Ennek a TSV folyamatnak egy változatát később TSV-SLID (szilárd folyadék közötti diffúzió) technológiának nevezték el. Ez egy megközelítés volt a 3D IC tervezéshez, amely alacsony hőmérsékletű ostya kötésen és az IC eszközök függőleges integrálásán alapult, chipek közötti vias használatával, amelyet szabadalmaztattak.

Ramm folytatta az ipar-akadémiai konzorciumok fejlesztését a releváns 3D integrációs technológiák előállítására. A Siemens és a Fraunhofer közötti német finanszírozású kooperatív VIC projektben teljes ipari 3D IC egymásra rakási folyamatot mutattak be (1993–1996). Siemens és Fraunhofer kollégáival együtt Ramm olyan eredményeket tett közzé, amelyek bemutatják a kulcsfontosságú folyamatok, például a 3D -fémezés részleteit [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference - DUMIC, Santa Clara, CA, 1995. február 20–22.] És az ECTC 1995 -n korán bemutatkoztak a processzorok halmozott memóriájának vizsgálata.

A 2000-es évek elején a Fraunhofer és az Infineon München kutatóiból álló csapat a 3D TSV technológiákat vizsgálta, különös tekintettel a szubsztrátumra helyezésre a német/osztrák EUREKA VSI projekten belül, és elindította az európai integrációs projekteket e-CUBES, mint első európai 3D technológiai platform, valamint az e-BRAINS ao, Infineon, Siemens, EPFL, IMEC és Tyndall rendszerekkel, ahol heterogén 3D integrált rendszer bemutatókat gyártottak és értékeltek. Az e-BRAINS projekt különös hangsúlyt fektetett új, alacsony hőmérsékletű eljárások kifejlesztésére a rendkívül megbízható 3D integrált érzékelőrendszerek számára.

Egyesült Államok (1999–2012)

A réz-réz ostya kötést, más néven Cu-Cu csatlakozást vagy Cu-Cu ostya kötést, az MIT- ben fejlesztette ki egy kutatócsoport, amely Andy Fan, Adnan-ur Rahman és Rafael Reif tagja volt. Reif és Fan tovább vizsgálták a Cu-t -Cu ostya kötés más MIT kutatókkal, köztük Kuan-Neng Chen, Shamik Das, Chuan Seng Tan és Nisha Checka 2001-2002 között. 2003 -ban a DARPA és az Észak -Karolinai Mikroelektronikai Központ (MCNC) megkezdte a 3D -s IC -technológia kutatás -fejlesztésének finanszírozását.

2004 -ben a Tezzaron Semiconductor hat különböző kivitelből épített működő 3D -s eszközöket. A chipek két rétegből épültek fel, "via-first" volfrám TSV-kkel a függőleges összekapcsoláshoz. Két ostyát egymásra helyeztek, és réz eljárással ragasztották össze. A felső ostyát elvékonyították, majd a két ostyás köteget zsetonokra vágták. Az első tesztelt chip egy egyszerű memóriaregiszter volt, de a legjelentősebb a 8051 -es processzor/memória stack volt, amely sokkal nagyobb sebességet és alacsonyabb energiafogyasztást mutatott, mint egy analóg 2D -s szerelvény.

2004 -ben az Intel bemutatta a Pentium 4 CPU 3D változatát . A forgácsot két szerszámmal gyártották szemtől szembeni egymásra rakással, ami lehetővé tette a sűrű átmenő szerkezetet. A hátsó TSV -ket I/O és tápellátásra használják. A 3D alaprajzhoz a tervezők manuálisan funkcionális blokkokat helyeztek el minden kockába, hogy csökkentsék a teljesítményt és javítsák a teljesítményt. A nagy és nagy teljesítményű blokkok felosztása és a gondos átrendezés lehetővé tette a termikus hotspotok korlátozását. A 3D -s kialakítás 15% -os teljesítménynövekedést biztosít (a megszűnt csővezetéki szakaszok miatt) és 15% energiamegtakarítást (a megszűnt ismétlők és a csökkentett huzalozás miatt) a 2D Pentium 4 -hez képest.

Az Intel által 2007-ben bemutatott Teraflops Research Chip egy kísérleti 80 magos kivitel, halmozott memóriával. A memória sávszélesség iránti nagy igény miatt a hagyományos I/O megközelítés 10–25 W-ot fogyaszt. Ennek javítása érdekében az Intel tervezői TSV-alapú memóriabuszt alkalmaztak. Minden mag egy memórialapkához van csatlakoztatva az SRAM szerszámban, 12 GB/s sávszélességet biztosító kapcsolattal, ami 1 TB/s teljes sávszélességet eredményez, miközben mindössze 2,2 W -ot fogyaszt.

A 3D processzor tudományos megvalósítását 2008 -ban a Rochesteri Egyetemen mutatta be Eby Friedman professzor és tanítványai. A chip 1,4 GHz -en fut, és az egymásra helyezett chipek közötti optimális függőleges feldolgozásra lett tervezve, ami olyan 3D -s processzor képességeket biztosít, amelyeket a hagyományos egyrétegű chip nem tudott elérni. A háromdimenziós chip gyártása során az egyik kihívás az volt, hogy az összes réteget harmóniában működtessék, minden akadály nélkül, amely akadályozná az egyik rétegből a másikba utazó információt.

Az ISSCC 2012-ben két 3D-IC-alapú többmagos konstrukciót mutattak be és mutattak be a GlobalFoundries 130 nm-es folyamatával és a Tezzaron FaStack technológiájával:

  • A 3D-MAPS-t, a 64 egyéni mag implementációt két logikai szerszámköteggel, a Georgia Institute of Technology Villamos- és Számítástechnikai Iskola kutatói demonstrálták .
  • A Centip3De, az ARM Cortex-M3 magokon alapuló küszöbközeli kialakítás, a Michigani Egyetem Villamosmérnöki és Számítástechnikai Tanszékéről származott .

Kereskedelmi 3D IC -k (2004 -től napjainkig)

Sony „s PlayStation Portable (PSP) kézi játékkonzol , 2004-ben megjelent, a legkorábbi kereskedelmi termék, hogy egy 3D-s IC, egy eDRAM memória chip által gyártott Toshiba egy 3D system-in-package .

A legkorábbi ismert kereskedelmi használatra egy 3D-s IC chip volt a Sony „s PlayStation Portable (PSP) kézi játékkonzol , megjelent 2004-ben a PSP hardver tartalmazza eDRAM (beágyazott DRAM ) memória által gyártott Toshiba egy 3D system-in-package chip függőlegesen egymásra rakott két szerszámmal . A Toshiba annak idején "félig beágyazott DRAM" -nak nevezte, majd később halmozott " chip-on-chip " (CoC) megoldásnak nevezte.

2007 áprilisában a Toshiba forgalomba hozta a nyolcrétegű 3D-s IC-t, a 16 GB-os THGAM beágyazott NAND flash memóriachipet, amelyet nyolc egymásra rakott 2 GB-os NAND flash chipből állítottak elő. 2007 szeptemberében a Hynix bemutatta a 24 rétegű 3D IC technológiát, egy 16 GB-os flash memóriachippel, amelyet 24 egymásra rakott NAND flash chipből állítottak elő ostya kötési eljárás segítségével. A Toshiba 2008-ban nyolcrétegű 3D IC-t is használt 32 GB-os THGBM flash chipjéhez. 2010-ben a Toshiba 16 rétegű 3D IC-t használt a 128 GB-os THGBM2 flash chiphez, amelyet 16 egymásra rakott 8 GB-os chipekkel gyártottak. Az 2010-es évek, 3D IC lépett széles körben alkalmaznak formájában multi-chip és csomag csomag megoldások NAND flash memória a mobil eszközök .        

Az Elpida Memory 2009 szeptemberében fejlesztette ki az első 8 GB -os DRAM -chipet (négy DDR3 SDRAM -meghajtóval halmozva ), és 2011 júniusában adta ki. A TSMC 2010 januárjában bejelentette a 3D -s IC -gyártás terveit a TSV technológiával. 2011 -ben az SK Hynix 16 GB -ot mutatott be A DDR3 SDRAM ( 40 nm-es osztály) TSV technológiát alkalmazva, a Samsung Electronics szeptemberben mutatta be a 3D-s, egymásra épített 32 GB - os DDR3-as ( 30 nm-es osztályú) TSV-t, majd a Samsung és a Micron Technology októberben bejelentette a TSV-alapú Hybrid Memory Cube (HMC) technológiát .       

Vágjon át egy grafikus kártyát , amely nagy sávszélességű memóriát (HBM) használ , átmenő szilíciumon keresztüli (TSV) 3D IC technológián alapulva .

A Samsung, az AMD és az SK Hynix által kifejlesztett nagy sávszélességű memória (HBM) halmozott chipeket és TSV -ket használ. Az első HBM memóriachipet az SK Hynix gyártotta 2013 -ban. 2016 januárjában a Samsung Electronics bejelentette a HBM2 korai tömeges gyártását, kötegenként akár 8 GB -ig.

2017-ben a Samsung Electronics egyesítette a 3D IC egymásra rakását a 3D  V-NAND technológiájával ( töltéscsapdás vaku technológián alapulva ), és 512  GB-os KLUFG8R1EM flash memóriachipjét nyolc egymásra rakott 64 rétegű V-NAND lapkával gyártotta. 2019-ben a Samsung 1 TB-os flash-chipet gyártott , 16 egymásra rakott V-NAND szerszámmal. 2018 -tól az Intel fontolóra veszi a 3D IC -k használatát a teljesítmény javítása érdekében. 2019 áprilisától a 96 rétegű chipekkel rendelkező memóriaeszközök több gyártótól is megvásárolhatók; A Toshiba 2018-ban 96 rétegű eszközöket készített.  

Lásd még

Megjegyzések

Hivatkozások

További irodalom

  • Philip Garrou, Christopher Bower, Peter Ramm: Handbook of 3D Integration, Technology and Applications of 3D Integrated Circuits Vol. 1. és Vol. 2, Wiley-VCH, Weinheim 2008, ISBN  978-3-527-32034-9 .
  • Yuan Xie, Jason Cong, Sachin Sapatnekar: Háromdimenziós integrált áramkör-tervezés: Eda, Design And Microarchitectures , Kiadó: Springer, ISBN  1-4419-0783-1 , ISBN  978-1-4419-0783-7 , 978-1441907837, Megjelenés dátuma: 2009. dec.
  • Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: 3D integrációs kézikönyv, 3D folyamattechnológia, 1. kötet 3, Wiley-VCH, Weinheim 2014, ISBN  978-3-527-33466-7 .
  • Paul D. Franzon, Erik Jan Marinissen, Muhannad S. Bakir, Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Handbook of 3D Integration: "Design, Test, and Thermal Management of 3D Integrated Circuits", Vol. 4, Wiley-VCH, Weinheim 2019, ISBN  978-3-527-33855-9 .

Külső linkek